Физическая и логическая организация системной памяти

Зміст

Вступ
1. Архітектура пам’яті ПК.
1.1. Історія розвитку запам’ятовуючих пристроїв ЕОМ.
1.2. Види запам’ятовуючих пристроїв ЕОМ ІV покоління.
1.3. Архітектура оперативної пам’яті ПК
2. Будова та принцип дії інтегральних схем пам’яті.
2.1. Принцип роботи статичної пам’яті.
2.2. Принцип роботи динамічної пам’яті.
2.3. Архітектура мікросхем пам’яті і принципи їх роботи.
3. Використання запам’ятовуючих пристроїв різних типів.
3.1. Типи пам’яті, які випускаються.
3.2. Модулі пам’яті.
3.3. Обслуговування пам’яті.
Література

2.2. Принцип роботи динамічної пам’яті.

Динамічна оперативна пам'ять ( Dynamic RAM – DRAM) використовується в більшості систем оперативної пам'яті персональних комп'ютерів. Основна перевага цього типу пам'яті полягає в тому, що її комірки упаковані дуже щільно, тобто в невелику мікросхему можна упакувати багато бітів, а заначить, на їхній основі можна побудувати пам'ять великої ємності [6].

Комірки пам'яті в мікросхемі DRAM – це малюсінькі конденсатори, що утримують заряди. Проблеми, зв'язані з пам'яттю цього типу, викликані тим, що вона динамічна, тобто повинна постійно регенеруватися, тому що в противному випадку електричні заряди в конденсаторах пам'яті будуть“стікати” і дані будуть загублені. Регенерація відбувається, коли контролер пам'яті системи бере невелику перерву і звертається до всіх рядків даних у мікросхемах пам'яті. Більшість систем має контролер пам'яті (що вбудовується звичайно в набір мікросхем системної плати), який налаштований на відповідну промисловим стандартам частоту регенерації, рівну 15 мкс.

Регенерація пам'яті, на жаль, “віднімає час” у процесора: кожен цикл регенерації по тривалості займає кілька циклів центрального процесора. У старих комп'ютерах цикли регенерації могли займати до 10% процесорного часу, але в сучасних системах, витрати на регенерацію складають 1% (чи менше) процесорного часу. Деякі системи дозволяють змінити параметри регенерації за допомогою програми установки параметрів CMOS, але збільшення часу між циклами регенерації може привести до того, що в деяких комірках пам'яті заряд“стече”, а це викликає збій пам'яті. У більшості випадків надійніше дотримуватирекомендованої чи заданої за замовчуванням частоти регенерації.

У пристроях DRAM для збереження одного біта використовується тільки один транзистор і пара конденсаторів, тому вони більш місткі, чим мікросхеми інших типів пам'яті. Транзистор для кожного однозарядного регістра DRAM використовує для читання стани суміжного конденсатора. Якщо конденсатор заряджений, в комірку записана 1; якщо заряду немає – записаний 0. Заряди в маленьких конденсаторах увесь час стікають. Тому пам'ять повинна постійно регенеруватися. Навіть миттєве переривання подачі живлення чи який-небудь збій у циклах регенерації приведе до втрати заряду в комірках DRAM.

Зараз уже не актуально використовувати 66-Мгц шини пам'яті. Розробники DRAM знайшли можливість перебороти цей рубіж і отримали деякі додаткові переваги шляхом здійснення синхронного інтерфейсу.

З асинхронним інтерфейсом процесор повинен очікувати, поки DRAM закінчить виконання своїх внутрішніх операцій, що тривають близько 60 нс. Із синхронним керуванням DRAM відбуваєтьсязакриття інформації від процесора під керуванням системного годинника. Тригери запам'ятовують адреси, сигнали керування і даних, що дозволяє процесору виконувати інші задачі. Після визначеної кількості циклів дані стають доступні, і процесор може зчитувати їх з вихідних ліній.

Інша перевага синхронного інтерфейсу полягає в тім, що системний годинник задає тільки часові границі, необхідні DRAM. Це виключає необхідність наявності безлічі стробуючих імпульсів. В результаті спрощується введення, тому що контрольні сигнали адреси даних можуть бути збережені без участі процесора і тимчасових затримок. Подібні переваги також реалізовані і в операціях виведення.

Режим FPM динамічної оперативної пам'яті

Щоб скоротити час очікування, стандартна пам'ять DRAM розбивається на сторінки. Звичайно для доступу до пам'яті потрібно вибрати рядок і стовпець. Розбивка на сторінки забезпечує більш швидкий доступ до всіх даних в межах даного рядка пам'яті, завдяки зміні тільки номера стовпця. Такий режим доступу до даних пам'яті називається швидким сторінковим режимом (Fast Page Mode), а сама пам'ять – пам'яттю FPM. Інші варіації сторінкового режиму називаютьсяStatic Column чиNibble Mode.

Сторінкова організація пам'яті – проста схема підвищення швидкодії пам'яті. Для цього пам'ять розбивається на сторінки довжиною від 512 байт до декількох кілобайтів. Електронна схема пролистування дозволяє при звертанні до комірок пам'яті в межах сторінки зменшити кількість станів чекання. Якщо потрібна комірка пам'яті знаходиться поза поточною сторінкою, то додається одне чи більше станів чекання, тому що система вибирає нову сторінку.

Щоб збільшити швидкість доступу до пам'яті, були розроблені інші схеми доступу до динамічної пам'яті. Одним з найбільш істотних змін було впровадження пакетного (burst) режиму доступу в процесорі 486 і більш пізніх.Переваги пакетного режиму доступу грунтуються на тому, що в більшості випадків доступ до пам'яті є послідовним. Після установки рядка і стовпця адреси в пакетному режимі можна звертатися до наступних трьох суміжних адрес рядків без додаткових станів чекання.

До першого покоління високошвидкісних DRAM головним чином відносять EDO DRAM, SDRAM і RDRAM, а до наступного - ESDRAM, DDR SDRAM, Direct RDRAM, SLDRAM (раніше SynchLink DRAM) і т.д.

Розглянемо деякіз цихтипів оперативної ппамяти.

EDO

Починаючи з 1995 року, у комп'ютерах на основі Pentium використовується новий тип оперативної пам'яті – EDO (Extended Data Out). Це вдосконалений тип пам'яті FPM. Його іноді називають Hyper Page Mode. Пам'ять типу EDO була розроблена і запатентована фірмоюMicron Tehnology. Пам'ять EDO збирається зі спеціально виготовлених мікросхем, що враховують перекриття синхронізації між черговими операціями доступу.Драйвери виведення даних на мікросхемі EDO, на відміну від FPM, не включаються, коли контролер пам'яті видаляє стовпець адреси на початку наступного циклу. Це дозволяє сумістити в часі наступний цикл із попереднім, заощаджуючи приблизно 10 нс на кожному циклі.

Таким чином, контролер пам'яті EDO може почати виконання нової команди вибірки стовпця адреси, а дані будуть зчитуватися по поточній адресі. Це майже ідентично використанню різних банків для чергування пам'яті, але на відміну від чергування, не потрібно одночасно встановлювати два ідентичних банки пам'яті в системі.

Характеристики работы

Курсовая

Количество страниц: 56

Бесплатная работа

Закрыть

Физическая и логическая организация системной памяти

Заказать данную работу можно двумя способами:

  • Позвонить: (097) 844–69–22
  • Заполнить форму заказа:
Не заполнены все поля!
Обязательные поля к заполнению «имя» и одно из полей «телефон» или «email»

Чтобы у вас была возможность удостовериться в наличии вибраной работы, и частично ознакомиться с ее содержанием,ми можем за желанием отправить часть работы бесплатно. Все работы выполнены в формате Word согласно всех всех требований относительно оформления работ.